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图中标有各点实测电压值

发布时间:2019/5/18 7:56:54 点击量:

  此图中基极的限流电阻都去掉了,由于作者计划的电路对元件条件要少。所以这种电路的元件用量比力大。/>经来由如下:51的P1、P2、P3各引脚都是内部经电阻上拉,对地接MOSFET管,所谓高电平,是MOSFET截止,引脚上拉电阻拉为高电平。假若要用一个IO脚把握则能够加一个反相器。假若要用一个IO脚把握则能够加一个反相器。若此内部上拉电阻很大,比方20K,则当上图电路接上后,则流过Q1的b极的电流最大为(5-0.7)/20mA=0.22mA,难以动Q1导通。

  正在电路二中,因为Q2和Q4的发射极赶过基极一个0.7V,而基极最低为0V,现实因为CPU引脚内部有MOSFET管压降,所以Q2和Q4的发射极不会低于1V,云云使M两头的有用电压边界减小。

  但现实测验情景去出人预料,即电机正向和反向都不转。经丈量,当P1.3高电平,P2.2和P2.4都为低电平常,Q4导通,但Q1不导通,P1.3的电平只要0.67V安排,云云Q1无法导通。

  经测验,R2取5.1k欧比力符合。由此可睹,这个电路固然很省元件和CPU引脚,但驱动才气有个最大限,即Q1和Q2的驱动彼此限制下,图中标有各只能取个二者都差不众的折中计划。不然假若一个放大倍数大,则另一个则会变小。

  的IO引脚。计划的劳动道理是:当P1.3高电平、 P2.2和P2.4都为低电平常,电机正转。此时,Q1和Q4导通,Q2和Q3截止,电流注向为+5VR1Q1MQ4;当P1.3低电平、 P2.2和P2.4都为高电平常,电机反转。此时,Q2和Q3导通,Q1和Q4截止。点实测电压值P2.2为高电平同时P2.4为低电平常,电路全欠亨,电机停滞。

  但正在R2的选取上,比力考究,由于R2的上拉用意不单对Q1有影响,并且对Q2的导通也有影响。假若R2选的过小,则固然对Q1的导通有益,但对Q2的导通却起到用意,由于R2越小,上拉用意越强,Q2的导通是要P1.3电位越低越好,所以这是抵触的。也就是说,Q1的导通前提和Q2的导通前提是抵触的。

  上图中,与电路一差异的是两只NPN管移到了下方,PNP正在上方,云云,Q1和Q3的集电极的电位最低可到达一个管压降(0.3V)。云云添加了M的压降边界。

  要处理这一题目,则Q2和Q4需换成NPN管。但NPN管的驱动如电路一所示,只靠CPU引脚的上拉是弗成了,所以须要另加上拉电阻,如下图所示。

  尚有,R5该当比R6大几倍,比方10倍,云云,当Q1导通时,P1.3处的电压能够分得较大,不致于使Q2导通。图中标有各点实测电压值。但为了包管对NPN管的足够的驱动,P1.3和P2.2务必加上拉电阻,如图所示。如下图所示:这个电路中四个三极管都采用PNP型,云云,导通的驱动是把握引脚输出低电平,而51的低电平常,是通过MOSFET接地,所以下拉才气极强。但此电路的Q1和Q3须要辨别把握,所需把握引脚较众。所以此电路欠亨。从电路上,不要没什么干系,有R1起着总的限流用意,并且引脚内部有上拉电阻,云云包管电路不会通过太大的电流。假若R5太小或为0,则当Q1导通时,因为P1.3处的压降只要0.7V安排,将使Q2也导通。

  但此电路的Q1和Q3须要辨别把握,所需把握引脚较众。

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